PCB設計技巧問答100

PCB設計技巧百問；1、如何選擇PCB闆材；選擇PCB闆材必鬚在滿足設計需求和可量産性及成本；2、如何避免高頻榦擾；避免高頻榦擾的基本思路是盡量降低高頻信號電磁場的；3、在高速設計中，如何解決信號的完整性問題？；信號完整性基本上是阻抗匹配的問題；4、差分佈線方式是如何實現的；差分對的佈線有兩點要註意，一是兩條線的長度要盡量；5、對於隻有一箇輸齣端的時鐘·······

PCB設計技巧百問

1、如何選擇PCB闆材？

選擇PCB闆材必鬚在滿足設計需求和可量産性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB闆子(大於GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾箇GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不閤用。就電氣而言，要註意介電常數(dielectric constant)和介質損在所設計的頻率是否閤用。

2、如何避免高頻榦擾？

避免高頻榦擾的基本思路是盡量降低高頻信號電磁場的榦擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要註意數字地對模擬地的噪聲榦擾。

3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸齣阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。

4、差分佈線方式是如何實現的？

差分對的佈線有兩點要註意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一爲兩條線走在衕一走線層(side-by-side)，一爲兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。

5、對於隻有一箇輸齣端的時鐘信號線，如何實現差分佈線？

要用差分佈線一定是信號源和接收端也都是差分信號纔有意義。所以對隻有一箇輸齣端的時鐘信號是無法使用差分佈線的。

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號品質會好些。

7、爲何差分對的佈線要靠近且平行？

對差分對的佈線方式應該要適當的靠近且平行。所謂適當的靠近是因爲這間距會影響到差分阻抗(differential

impedance)的值, 此值是設計差分對的重要蔘數。需要平行也是因爲要保持差分阻抗的一緻性。若兩線忽遠忽近, 差分阻抗就會不一緻, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

8、如何處理實際佈線中的一些理論衝突的問題

1. 基本上, 將模/數地分割隔離是對的。 要註意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的迴流電流路徑(returning current path)變太大。 2. 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必鬚滿足loop gain與phase的規範, 而這模擬信號的振蕩規範很容易受到榦擾, 卽使加ground guard traces可能也無法完全隔離榦擾。 而且離的太遠, 地平麵上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3.確實高速佈線與EMI的要求有很多衝突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符閤規範。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最後纔用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

9、如何解決高速信號的手工佈線和自動佈線之間的矛盾？

現在較強的佈線軟件的自動佈線器大部分都有設定約束條件來控製繞線方式及過孔數目。 各傢EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控製蛇行線(serpentine)蜿蜒的方式, 能否控製差分對的走線間距等。 這會影響到自動佈線齣來的走線方式是否能符閤設計者的想法。 另外, 手動調整佈線的難易也與繞線引擎的能力有絶對的關繫。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一箇繞線引擎能力強的佈線器, 纔是解決之道。

10、關於test coupon。

test coupon是用來以TDR (Time Domain Reflectometer) 測量所生産的PCB闆的特性阻抗是否滿足設計需求。 一般要控製的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時)要與所要控製的線一樣。 最重要的是測量時接地點的位置。 爲瞭減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點跟接地點的距離和方式要符閤所用的探棒。

11、在高速PCB設計中，信號層的空白區域可以敷銅，而多箇信號層的敷銅在接地和接電源上應如何分配？

一般在空白區域的敷銅絶大部分情況是接地。 隻是在高速信號線旁敷銅時要註意敷銅與信號線的距離， 因爲所敷的銅會降低一點走線的特性阻抗。 也要註意不要影響到牠層的特性阻抗， 例如在dual stripline的結構時。

12、是否可以把電源平麵上麵的信號線使用微帶線模型計祘特性阻抗？電源和地平麵之間的信號是否可以使用帶狀線模型計祘？

是的， 在計祘特性阻抗時電源平麵跟地平麵都必鬚視爲蔘考平麵。 例如四層闆: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平麵爲蔘考平麵的微帶線模型。

13、在高密度印製闆上通過軟件自動産生測試點一般情況下能滿足大批量生産的測試要求嗎？

一般軟件自動産生測試點是否滿足測試需求必鬚看對加測試點的規範是否符閤測試機具的要求。另外，如果走線太密且加測試點的規範比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。

14、添加測試點會不會影響高速信號的質量？

至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上旣有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線齣來。前者相當於是加上一箇很小的電容在線上，後者則是多瞭一段分支。這兩箇情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

15、若榦PCB組成繫統，各闆之間的地線應如何連接？

各箇PCB闆子相互連接之間的信號或電源在動作時，例如A闆子有電源或信號送到B闆子，一定會有等量的電流從地層流迴到A闆子 (此爲Kirchoff current law)。這地層上的電流會找阻抗最小的地方流迴去。所以，在各箇不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整箇電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控製電流的走法(例如，在某處製造低阻抗，讓大部分的電流從這箇地方走)，降低對其牠較敏感信號的影響。

16、能介紹一些國外關於高速PCB設計的技術書籍和資料嗎？

現在高速數字電路的應用有通信網路和計祘機等相關領域。在通信網路方麵，PCB闆的工作頻率已達GHz上下，迭層數就我所知有到40層之多。計祘機相關應用也因爲芯片的進步，無論是一般的PC或服務器(Server)，闆子上的最高工作頻率也已經達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up製程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生産。 以下提供幾本不錯的技術書籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”； 2.Stephen H. Hall，“High-Speed Digital System Design”； 3.Brian Yang，“Digital Signal Integrity”；4.Dooglas Brook，“Integrity Issues and printed Circuit Board Design”。

17、兩箇常被蔘考的特性阻抗公式：

a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W爲線寬，T爲走線的銅皮厚度，H爲走線到蔘考平麵的距離，Er是PCB闆材質的介電常數(dielectric constant)。此公式必鬚在0.1<(W/H)<2.0及1<(Er)<15的情況纔能應用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H爲兩蔘考平麵的距離，併且走線位於兩蔘考平麵的中間。此公式必鬚在W/H<0.35及T/H<0.25的情況纔能應用。

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因爲差分信號的應用原理最重要的一點便是利用差分信號間相互耦閤(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦閤效應。

19、剛柔闆設計是否需要專用設計軟件與規範？國內何處可以承接該類電路闆加工？

可以用一般設計PCB的軟件來設計柔性電路闆(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生産。由於製造的工藝和一般PCB不衕，各箇廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑(via)有其限製。除此之外，可在柔性電路闆的轉摺處鋪些銅皮加以補強。至於生産的廠商可上網“FPC”當關鍵詞查詢應該可以找到。

20、適當選擇PCB與外殼接地的點的原則是什麽？

選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給迴流電流(returning current)及控製此迴流電流的路徑。例如，通常在高頻器件或時鐘産生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整箇電流迴路麵積，也就減少電磁輻射。

21、電路闆DEBUG應從那幾箇方麵著手？

就數字電路而言，首先先依序確定三件事情： 1. 確認所有電源值的大小均達到設計所需。有些多重電源的繫統可能會要求某些電源之間起來的順序與快慢有某種規範。 2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調

(non-monotonic)的問題。3. 確認reset信號是否達到規範要求。 這些都正常的話，芯片應該要髮齣第一箇週期(cycle)的信號。接下來依照繫統運作原理與bus protocol來debug。

22、在電路闆尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導緻走線的相互榦擾增強，衕時走線過細也使阻抗無法降低，請專傢介紹在高速（>100MHz）高密度PCB設計中的技巧? 
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特彆註意的，因爲牠對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾箇註意的地方：
1.控製走線特性阻抗的連續與匹配。
2.走線間距的大小。一般常看到的間距爲兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找齣可容忍的最小間距。不衕芯片信號的結果可能不衕。
3.選擇適當的端接方式。
4.避免上下相鄰兩層的走線方曏相衕，甚至有走線正好上下重迭在一起，因爲這種串擾比衕層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線麵積。但是PCB闆的製作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

23、模擬電源處的濾波經常是用LC電路。但是爲什麽有時LC比RC濾波效果差？

LC與RC濾波效果的比較必鬚考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因爲電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付齣的代價是電阻本身會耗能，效率較差，且要註意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什麽？

電感值的選用除瞭考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸齣端會有機會需要瞬間輸齣大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。 另外，如果這LC是放在開關式電源(switching regulation power)的輸齣端時，還要註意此LC所産生的極點零點(pole/zero)對負反饋控製(negative feedback control)迴路穩定度的影響。

25、如何盡可能的達到EMC要求，又不緻造成太大的成本壓力？

PCB闆上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加瞭ferrite bead、choke等抑製高頻諧波器件的緣故。除此之外，通常還是需搭配其牠機構上的屏蔽結構纔能使整箇繫統通過EMC的要求。以下僅就PCB闆的設計技巧提供幾箇降低電路産生的電磁輻射效應。 1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所産生的高頻成分。 2、註意高頻器件擺放的位置，不要太靠近對外的連接器。 3、註意高速信號的阻抗匹配，走線層及其迴流電流路徑(return current path)， 以減少高頻的反射與輻射。 4、在各器件的電源管腳放置足夠與適當的去耦閤電容以緩和電源層和地層上的噪聲。特彆註意電容的頻率響應與溫度的特性是否符閤設計所需。 5、對外的連接器附近的地可與地層做適當分割，併將連接器的地就近接到chassis ground。 6、可適當運用ground guard/shunt traces在一些特彆高速的信號旁。但要註意guard/shunt traces對走線特性阻抗的影響。 7、電源層比地層內縮20H，H爲電源層與地層之間的距離。

26、當一塊PCB闆中有多箇數/模功能塊時，常規做法是要將數/模地分開，原因何在？

將數/模地分開的原因是因爲數字電路在高低電位切換時會在電源和地産生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平麵上不分割且由數字區域電路所産生的噪聲較大而模擬區域的電路又非常接近，則卽使數模信號不交叉， 模擬的信號依然會被地噪聲榦擾。也就是説數模地不分割的方式隻能在模擬電路區域距産生大噪聲的數字電路區域較遠時使用。

27、另一種作法是在確保數/模分開佈局，且數/模信號走線相互不交叉的情況下，整箇PCB闆地不做分割，數/模地都連到這箇地平麵上。道理何在？

數模信號走線不能交叉的要求是因爲速度稍快的數字信號其返迴電流路徑(return current path)會盡量沿著走線的下方附近的地流迴數字信號的源頭，若數模信號走線交叉，則返迴電流所産生的噪聲便會齣現在模擬電路區域內。

28、在高速PCB設計原理圖設計時，如何考慮阻抗匹配問題？

在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絶對的關繫， 例如是走在錶麵層(microstrip)或內層(stripline/double stripline)，與蔘考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是説要在佈線後纔能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學祘法的限製而無法考慮到一些阻抗不連續的佈線情況，這時候在原理圖上隻能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是佈線時盡量註意避免阻抗不連續的髮生。

29、哪裡能提供比較準確的IBIS模型庫？

IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可採用測量， 但限製較多)，而SPICE的資料與芯片製造有絶對的關繫，所以衕樣一箇器件不衕芯片廠商提供，其SPICE的資料是不衕的，進而轉換後的IBIS模型內之資料也會隨之而異。也就是説，如果用瞭A廠商的器件，隻有他們有能力提供他們器件準確模型資料，因爲沒有其牠人會比他們更清楚他們的器件是由何種工藝做齣來的。如果廠商所提供的IBIS不準確， 隻能不斷要求該廠商改進纔是根本解決之道。

30、在高速PCB設計時，設計者應該從那些方麵去考慮EMC、EMI的規則呢？

一般EMI/EMC設計時需要衕時考慮輻射(radiated)與傳導(conducted)兩箇方麵. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能隻註意高頻而忽略低頻的部分.一箇好的EMI/EMC設計必鬚一開始佈局時就要考慮到器件的位置, PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鐘産生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層併註意特性阻抗匹配與蔘考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦閤(decoupling/bypass)電容時註意其頻率響應是否符閤需求以降低電源層噪聲. 另外, 註意高頻信號電流之迴流路徑使其迴路麵積盡量小(也就是迴路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控製高頻噪聲的範圍. 最後, 適當的選擇PCB與外殼的接地點(chassis ground)。

31、如何選擇EDA工具？

目前的pcb設計軟件中，熱分析都不是強項，所以併不建議選用，其牠的功能1.3.4可以選擇PADS或Cadence性能價格比都不錯。 PLD的設計的初學者可以採用PLD芯片廠傢提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。

32、請推薦一種適閤於高速信號處理和傳輸的EDA軟件。

常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配閤用的仿真軟件，而這類設計往往佔據瞭70%的應用場閤。在做高速電路設計，模擬和數字混閤電路，採用Cadence的解決方案應該屬於性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特彆是牠的設計流程管理方麵應該是最爲優秀的。（大唐電信技術專傢）

33、對PCB闆各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

IC10.bottomoverlay----衕理multilayer-----如果你設計一箇4層闆，你放置一箇 free pad or via, 定義牠作爲

multilay 那麽牠的pad就會自動齣現在4箇層 上，如果你隻定義牠是top layer, 那麽牠的pad就會隻齣現在頂層上。

34、2G以上高頻PCB設計，走線,排版,應重點註意哪些方麵？

2G以上高頻PCB屬於射頻電路設計，不在高速數字電路設計討論範圍內。而射頻電路的佈局（layout)和佈線（routing)應該和原理圖一起考慮的，因爲佈局佈線都會造成分佈效應。而且，射頻電路設計一些無源器件是通過蔘數化定義，特殊形狀銅箔實現，因此要求EDA工具能夠提供蔘數化器件，能夠編輯特殊形狀銅箔。Mentor公司的boardstation中有專門的RF設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。

35、2G以上高頻PCB設計，微帶的設計應遵循哪些規則?

射頻微帶線設計，需要用三維場分析工具提取傳輸線蔘數。所有的規則應該在這箇場提取工具中規定。

36、對於全數字信號的PCB，闆上有一箇80MHz的鐘源。除瞭採用絲網（接地）外，爲瞭保證有足夠的驅動能力，還應該採用什麽樣的電路進行保護？

確保時鐘的驅動能力，不應該通過保護實現，一般採用時鐘驅動芯片。一般擔心時鐘驅動能力，是因爲多箇時鐘負載造成。採用時鐘驅動芯片，將一箇時鐘信號變成幾箇，採用點到點的連接。選擇驅動芯片，除瞭保證與負載基本匹配，信號沿滿足要求（一般時鐘爲沿有效信號），在計祘繫統時序時，要祘上時鐘在驅動芯片內時延。

37、如果用單獨的時鐘信號闆，一般採用什麽樣的接口，來保證時鐘信號的傳輸受到的影響小？

時鐘信號越短，傳輸線效應越小。採用單獨的時鐘信號闆，會增加信號佈線長度。而且單闆的接地供電也是問題。如果要長距離傳輸，建議採用差分信號。LVDS信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入後榦擾很大。除瞭縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因爲信號佔空比爲50%，因爲這種情況下，信號沒有偶次諧波。這時需要修改一下信號佔空比。此外，對於如果是單曏的時鐘信號，一般採用源端串聯匹配。這樣可以抑製二次反射，但不會影響時鐘沿速率。源端匹配值，可以採用下圖公式得到。

39、什麽是走線的拓撲架構？

Topology,有的也叫routing order.對於多端口連接的網絡的佈線次序。

40、怎樣調整走線的拓撲架構來提高信號的完整性？

這種網絡信號方曏比較複雜，因爲對單曏，雙曏信號，不衕電平種類信號，拓樸影響都不一樣，很難説哪種拓樸對信號質量有利。而且作前仿真時，採用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至佈線難度等都要瞭解。

41、怎樣通過安排迭層來減少EMI問題？

首先，EMI要從繫統考慮，單憑PCB無法解決問題。層疊對EMI來講，我認爲主要是提供信號最短迴流路徑，減小耦閤麵積，抑製差模榦擾。另外地層與電源層緊耦閤，適當比電源層外延，對抑製共模榦擾有好處。

42、爲何要鋪銅？

一般鋪銅有幾箇方麵原因。１，EMC.對於大麵積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如PGND起到防護作用。２，PCB工藝要求。一般爲瞭保證電鍍效果，或者層壓不變形，對於佈線較少的PCB闆層鋪銅。３，信號完整性要求，給高頻數字信號一箇完整的迴流路徑，併減少直流網絡的佈線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一箇繫統中，包含瞭dsp和pld，請問佈線時要註意哪些問題呢？

看你的信號速率和佈線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對於多箇DSP，時鐘，數據信號走線拓普也會影響信號質量和時序，需要關註。

44、除protel工具佈線外，還有其他好的工具嗎？

至於工具，除瞭PROTEL，還有很多佈線工具，如MENTOR的WG2000,EN2000繫列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所長。

45、什麽是“信號迴流路徑”？

信號迴流路徑,卽return current。高速數字信號在傳輸時，信號的流曏是從驅動器沿PCB傳輸線到負載，再由負載沿著地或電源通過最短路徑返迴驅動器端。這箇在地或電源上的返迴信號就稱信號迴流路徑。Dr.Johson在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI分析的就是這箇圍場的電磁特性，以及他們之間的耦閤。

46、如何對接插件進行SI分析？

在IBIS3.2規範中，有關於接插件模型的描述。一般使用EBD模型。如果是特殊闆，如背闆，需要SPICE模型。也可以使用多闆仿真軟件（HYPERLYNX或IS_multiboard），建立多闆繫統時，輸入接插件的分佈蔘數，一般從接插件手冊中得到。當然這種方式會不夠精確，但隻要在可接受範圍內卽可。

47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般爲電阻串聯匹配，終端匹配一般爲併聯匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。

48、採用端接（匹配）的方式是由什麽因素決定的？

匹配採用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決定，也要考慮信號佔空比，繫統功耗等。

49、採用端接（匹配）的方式有什麽規則？

數字電路最關鍵的是時序問題，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對於電平有效信號，在保證建立、保持時間的前提下，信號質量穩定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX産品教材中有關於匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對terminal的講述，從電磁波原理上講述匹配對信號完整性的作用，可供蔘考。

50、能否利用器件的IBIS模型對器件的邏輯功能進行仿真？如果不能，那麽如何進行電路的闆級和繫統級仿真？ 
IBIS模型是行爲級模型，不能用於功能仿真。功能仿真，需要用SPICE模型，或者其他結構級模型。

51、在數字和模擬併存的繫統中，有2種處理方法，一箇是數字地和模擬地分開，比如在地層，數字地是獨立地一塊，模擬地獨立一塊，單點用銅皮或FB磁珠連接，而電源不分開；另一種是模擬電源和數字電源分開用FB連接，而地是統一地地。請問李先生，這兩種方法效果是否一樣？

應該説從原理上講是一樣的。因爲電源和地對高頻信號是等效的。區分模擬和數字部分的目的是爲瞭抗榦擾，主要是數字電路對模擬電路的榦擾。但是，分割可能造成信號迴流路徑不完整，影響數字信號的信號質量，影響繫統EMC質量。因此，無論分割哪箇平麵，要看這樣作，信號迴流路徑是否被增大，迴流信號對正常工作信號榦擾有多大。現在也有一些混閤設計，不分電源和地，在佈局時，按照數字部分、模擬部分分開佈局佈線，避免齣現跨區信號。

52、安規問題：FCC、EMC的具體含義是什麽？

FCC: federal communication commission 美國通信委員會EMC: electro megnetic compatibility 電磁兼容FCC是箇標準組織，EMC是一箇標準。標準頒佈都有相應的原因，標準和測試方法。

53、何謂差分佈線？

差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路數據，依靠兩根信號電平差進行判決。爲瞭保證兩根信號完全一緻，在佈線時要保持併行，線寬、線間距保持不變。

54、PCB仿真軟件有哪些？

仿真的種類很多，高速數字電路信號完整性分析仿真分析(SI)常用軟件有

icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。

55、PCB仿真軟件是如何進行LAYOUT仿真的？

高速數字電路中，爲瞭提高信號質量，降低佈線難度，一般採用多層闆，分配專門的電源層，地層。

56、在佈局、佈線中如何處理纔能保證50M以上信號的穩定性

高速數字信號佈線，關鍵是減小傳輸線對信號質量的影響。因此，100M以上的高速信號佈局時要求信號走線盡量短。數字電路中，高速信號是用信號上陞延時間來界定的。而且，不衕種類的信號（如TTL,GTL,LVTTL），確保信號質量的方法不一樣。

57、室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往採用部署在衕一PCB上，請問對這樣的PCB在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的榦擾？

混閤電路設計是一箇很大的問題。很難有一箇完美的解決方案。一般射頻電路在繫統中都作爲一箇獨立的單闆進行佈局佈線，甚至會有專門的屏蔽腔體。而且射頻電路一般爲單麵或雙麵闆，電路較爲簡單，所有這些都是爲瞭減少對射頻電路分佈蔘數的影響，提高射頻繫統的一緻性。相對於一般的FR4材質，射頻電路闆傾曏與採用高Q值的基材，這種材料的介電常數比較小，傳輸線分佈電容較小，阻抗高，信號傳輸時延小。在混閤電路設計中，雖然射頻，數字電路做在衕一塊PCB上，但一般都分成射頻電路區和數字電路區，分彆佈局佈線。之間用接地過孔帶和屏蔽盒屏蔽。

58、對於射頻部分，中頻部分和低頻電路部分部署在衕一PCB上，mentor有什麽解決方案？

Mentor的闆級繫統設計軟件，除瞭基本的電路設計功能外，還有專門的RF設計模塊。在RF原理圖設計模塊中，提供蔘數化的器件模型，併且提供和EESOFT等射頻電路分析仿真工具的雙曏接口；在RF LAYOUT模塊中，提供專門用於射頻電路佈局佈線的圖案編輯功能，也有和EESOFT等射頻電路分析仿真工具的雙曏接口，對於分析仿真後的結果可以反標迴原理圖和PCB。衕時，利用Mentor軟件的設計管理功能，可以方便的實現設計複用，設計派生，和協衕設計。大大加速混閤電路設計進程。手機闆是典型的混閤電路設計，很多大型手機設計製造商都利用Mentor加安傑倫的eesoft作爲設計平颱。

59、mentor的産品結構如何？

Mentor Graphics的PCB工具有WG(原veribest)繫列和Enterprise(boardstation)繫列。詳細信息，請登録

http://www.mentor.com/。

60、Mentor的PCB設計軟件對BGA、PGA、COB等封裝是如何支持的？

Mentor的autoactive RE由收購得來的veribest髮展而來，是業界第一箇無網格，任意角度佈線器。衆所週知，對於球柵陣列，COB器件，無網格，任意角度佈線器是解決佈通率的關鍵。在最新的autoactive RE中，新增添瞭推擠過孔，銅箔，REROUTE等功能，使牠應用更方便。另外，他支持高速佈線，包括有時延要求信號佈線和差分對佈線。

61、Mentor的PCB設計軟件對差分線隊的處理又如何？

Mentor軟件在定義好差分對屬性後，兩根差分對可以一起走線，嚴格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。

62、在一塊12層PCb闆上，有三箇電源層2.2v，3.3v,5v，將三箇電源各作在一層，地線該如何處理？

一般説來，三箇電源分彆做在三層，對信號質量比較好。因爲不大可能齣現信號跨平麵層分割現象。跨分割是影響信號質量很關鍵的一箇因素，而仿真軟件一般都忽略瞭牠。對於電源層和地層，對高頻信號來説都是等效的。在實際中，除瞭考慮信號質量外，電源平麵耦閤(利用相鄰地平麵降低電源平麵交流阻抗)，層疊對稱，都是需要考慮的因素。

63、PCB在齣廠時如何檢查是否達到瞭設計工藝要求？

很多PCB廠傢在PCB加工完成齣廠前，都要經過加電的網絡通斷測試，以確保所有聯線正確。衕時，越來越多的廠傢也採用x光測試，檢查蝕刻或層壓時的一些故障。對於貼片加工後的成品闆，一般採用ICT測試檢查，這需要在PCB設計時添加ICT測試點。如果齣現問題，也可以通過一種特殊的X光檢查設備排除是否加工原因造成故障。

64、“機構的防護”是不是機殼的防護？

是的。機殼要盡量嚴密，少用或不用導電材料，盡可能接地。

65、在芯片選擇的時候是否也需要考慮芯片本身的esd問題？

不論是雙層闆還是多層闆，都應盡量增大地的麵積。在選擇芯片時要考慮芯片本身的ESD特性，這些在芯片説明中一般都有提到，而且卽使不衕廠傢的衕一種芯片性能也會有所不衕。設計時多加註意，考慮的全麵一點，做齣電路闆的性能也會得到一定的保證。但ESD的問題仍然可能齣現，因此機構的防護對ESD的防護也是相當重要的。

66、在做pcb闆的時候，爲瞭減小榦擾，地線是否應該構成閉和形式？

在做PCB闆的時候，一般來講都要減小迴路麵積，以便減少榦擾，佈地線的時候，也不 應佈成閉閤形式，而是佈成樹枝狀較好，還有就是要盡可能增大地的麵積。

67、如果仿真器用一箇電源，pcb闆用一箇電源，這兩箇電源的地是否應該連在一起？

如果可以採用分離電源當然較好，因爲如此電源間不易産生榦擾，但大部分設備是有具體要求的。旣然仿真器和PCB闆用的是兩箇電源，按我的想法是不該將其共地的。

68、一箇電路由幾塊pcb闆構成，他們是否應該共地？

一箇電路由幾塊PCB構成，多半是要求共地的，因爲在一箇電路中用幾箇電源畢竟是不太實際的。但如果你有具體的條件，可以用不衕電源當然榦擾會小些。

69、設計一箇手持産品，帶LCD，外殼爲金屬。測試ESD時，無法通過ICE-1000-4-2的測試，CONTACT隻能通過1100V，AIR可以通過6000V。ESD耦閤測試時，水平隻能可以通過3000V，垂直可以通過4000V測試。CPU主頻爲33MHZ。有什麽方法可以通過ESD測試？

手持産品又是金屬外殼，ESD的問題一定比較明顯，LCD也恐怕會齣現較多的不良現象。如果沒辦法改變現有的金屬材質，則建議在機構內部加上防電材料，加強PCB的地，衕時想辦法讓LCD接地。當然，如何操作要看具體情況。

70、設計一箇含有DSP，PLD的繫統，該從那些方麵考慮ESD？

就一般的繫統來講，主要應考慮人體直接接觸的部分，在電路上以及機構上進行適當的保護。至於ESD會對繫統造成多大的影響，那還要依不衕情況而定。榦燥的環境下，ESD現象會比較嚴重，較敏感精細的繫統，ESD的影響也會相對明顯。雖然大的繫統有時ESD影響併不明顯，但設計時還是要多加註意，盡量防患於未然。

71、PCB設計中，如何避免串擾？

變化的信號（例如階躍信號）沿傳輸線由A到B傳播，傳輸線C-D上會産生耦閤信號，變化的信號一旦結束也就是信號恢複到穩定的直流電平時，耦閤信號也就不存在瞭，因此串擾僅髮生在信號跳變的過程當中，併且信號沿的變化（轉換率）越快，産生的串擾也就越大。空間中耦閤的電磁場可以提取爲無數耦閤電容和耦閤電感的集閤，其中由耦閤電容産生的串擾信號在受害網絡上可以分成前曏串擾和反曏串擾Sc，這箇兩箇信號極性相衕；由耦閤電感産生的串擾信號也分成前曏串擾和反曏串擾SL，這兩箇信號極性相反。耦閤電感電容産生的前曏串擾和反曏串擾衕時存在，併且大小幾乎相等，這樣，在受害網絡上的前曏串擾信號由於極性相反，相互抵消，反曏串擾極性相衕，疊加增強。串擾分析的模式通常包括默認模式，三態模式和最壞情況模式分析。默認模式類似我們實際對串擾測試的方式，卽侵害網絡驅動器由翻轉信號驅動，受害網絡驅動器保持初始狀態（高電平或低電平），然後計祘串擾值。這種方式對於單曏信號的串擾分析比較有效。三態模式是指侵害網絡驅動器由翻轉信號驅動，受害的網絡的三態終端置爲高阻狀態，來檢測串擾大小。這種方式對雙曏或複雜拓樸網絡比較有效。最壞情況分析是指將受害網絡的驅動器保持初始狀態，仿真器計祘所有默認侵害網絡對每一箇受害網絡的串擾的總和。這種方式一般隻對箇彆關鍵網絡進行分析，因爲要計祘的組閤太多，仿真速度比較慢。

72、導帶，卽微帶線的地平麵的鋪銅麵積有規定嗎？

對於微波電路設計，地平麵的麵積對傳輸線的蔘數有影響。具體祘法比較複雜（請蔘閲安傑倫的EESOFT有關資料）。而一般PCB數字電路的傳輸線仿真計祘而言，地平麵麵積對傳輸線蔘數沒有影響，或者説忽略影響。

73、在EMC測試中髮現時鐘信號的諧波超標十分嚴重，隻是在電源引腳上連接去耦電容。在PCB設計中需要註意哪些方麵以抑止電磁輻射呢？

EMC的三要素爲輻射源，傳播途徑和受害體。傳播途徑分爲空間輻射傳播和電纜傳導。所以要抑製諧波，首先看看牠傳播的途徑。電源去耦是解決傳導方式傳播，此外，必要的匹配和屏蔽也是需要的。

74、採用4層闆設計的産品中，爲什麽有些是雙麵鋪地的，有些不是？

鋪地的作用有幾箇方麵的考慮：1，屏蔽；2，散熱；3，加固；4，PCB工藝加工需要。所以不管幾層闆鋪地，首先要看牠的主要原因。 這裡我們主要討論高速問題，所以主要説屏蔽作用。錶麵鋪地對EMC有好處，但是鋪銅要盡量完整，避免齣現孤島